共谱“芯”篇章广立微携手战略伙伴为RISC-V IP提升DFT可测试性设计

魏定国 · 发表于 2024-1-20 16:40:49

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本帖最后由魏定国于 2024-1-20 16:40 编辑

近日，杭州广立微（301095）电子股份有限公司（以下简称“广立微”）携手芯来智融半导体科技（上海）有限公司（以下简称“芯来”）和上海亿瑞芯电子科技有限公司（以下简称“亿瑞芯”），建立在Design for Test（DFT）可测试性设计领域的战略合作关系，以扩大三方合作的深度和广度，为产业提供有竞争力的多元化设计方案。

　　一、强强联合提供更优质解决方案

　　此次战略合作发挥了三方各自的资源优势，基于广立微的DFTEXP 可测试性设计软件和良率诊断解决方案，强强联合芯来智融的高性能、低功耗的RISC-V处理器IP，以及亿瑞芯的DFT流程及设计解决方案，共同为客户提供更优质的芯片设计IP和解决方案。

　　RISC-V是基于精简指令集的CPU开放指令集架构，在信息安全、工业控制、边缘计算、自动驾驶等领域，提供了开放、简洁、模块化、可定制、可扩展的技术优势，使得整个产业获得了一条以更低成本更灵活自主方式进行产品设计的路径，所以越来越多的芯片公司以及系统公司加入其应用进程。而IP核在RISC-V芯片研发过程中，则扮演着重要的角色，不仅能提高设计研发效率，使得芯片具备更好的功能和性能。

　　可测试性设计（DFT）给整个测试领域开拓了一条切实可行的途径，目前国际上大中型IC设计公司基本上都采用了可测性设计的设计流程，DFT已经成为芯片设计过程中的至关重要的一环。DFT可测试性设计的重要工具和流程，已成功用于验证RISC-V IP的其中一个环节。

　　基于广立微和亿瑞芯共同打造的DFTEXP 平台，在芯来 NA900_Core RISC-V IP 中完成DFT的设计实现，并实现 Memory 全覆盖，Logic 部分覆盖率可达到99.87%，达标杆工具水平。未来，三方将通过优势互补, 打造长期、友好、共赢的战略合作伙伴关系, 共拓Design for Test（DFT）可测试性设计领域新蓝图。

　　二、RISC-V IP使用DFTEXP优化DFT设计方案的结果

　　本次使用的产品是芯来900系列处理器内核。900系列处理器包括N900(32位)、U900(32位+MMU)、NX900(64位)和UX900(64位+MMU)四个产品系列，其中U900、UX900带MMU可以运行重型操作系统，如Linux等。它非常适合对标ARM Cortex-M7、R7、R8、A35、A53、A55等内核，可应用于AIoT边缘计算、数据中心、网络设备和基带通信等领域。