E203 itcm

皋陶

E203 itcm是64Kb，所以地址总线为16位，2^16=64Kb, 数据线宽度为64 bits(8 bytes)，所以address width是16-3=13bit，ram depth 是2^16/8=2^13。

      itcm的基地址默认是0x8000_0000。

      在目录e200_opensource/riscv-tools/riscv-tests/isa/generated，这儿有很多生成好的test文件。比如test rv32ui-p-andi

      文件rv32ui-p-andi是riscv的可执行elf文件， rv32ui-p-andi.dump是对应的汇编文件，rv32ui-p-andi.verilog是对于的机器码文件，可以在verilog中用下面的代码把要执行的机器码装入itcm中。

1. //default itcm size is 64Kb, so E203_ITCM_RAM_DP=13
   
2.     reg [7:0] itcm_mem [0:(`E203_ITCM_RAM_DP*8)-1];
   
3.     initial begin
   
4.       $readmemh({testcase, ".verilog"}, itcm_mem);
   
5. 
   
6.       for (i=0;i<(`E203_ITCM_RAM_DP);i=i+1) begin
   
7.           `ITCM.mem_r[i][00+7:00] = itcm_mem[i*8+0];
   
8.           `ITCM.mem_r[i][08+7:08] = itcm_mem[i*8+1];
   
9.           `ITCM.mem_r[i][16+7:16] = itcm_mem[i*8+2];
   
10.           `ITCM.mem_r[i][24+7:24] = itcm_mem[i*8+3];
    
11.           `ITCM.mem_r[i][32+7:32] = itcm_mem[i*8+4];
    
12.           `ITCM.mem_r[i][40+7:40] = itcm_mem[i*8+5];
    
13.           `ITCM.mem_r[i][48+7:48] = itcm_mem[i*8+6];
    
14.           `ITCM.mem_r[i][56+7:56] = itcm_mem[i*8+7];
    
15.       end

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itcm实际上就是一块sram，对itcm的读写如下，读写数据宽度都是按32bit进行的，对于写可以通过write mask只写某个byte。

1. module sirv_sim_ram
   
2. #(parameter DP = 512,
   
3.   parameter FORCE_X2ZERO = 0,
   
4.   parameter DW = 32,
   
5.   parameter MW = 4,
   
6.   parameter AW = 32
   
7. )
   
8. (
   
9.   input             clk,
   
10.   input  [DW-1  :0] din,//input data
    
11.   input  [AW-1  :0] addr,//input address
    
12.   input             cs, //chip select
    
13.   input             we, //write enable
    
14.   input  [MW-1:0]   wem,//write enable mask
    
15.   output [DW-1:0]   dout //write data out
    
16. );
    
17. 
    
18.     reg [DW-1:0] mem_r [0:DP-1];
    
19.     reg [AW-1:0] addr_r;
    
20.     wire [MW-1:0] wen;
    
21.     wire ren;
    
22. 
    
23.     assign ren = cs & (~we);
    
24.     //it is 4 bits, and every bit mask a byte write
    
25.     assign wen = ({MW{cs & we}} & wem);
    
26. 
    
27. 
    
28. 
    
29.     genvar i;
    
30. 
    
31.     always @(posedge clk)
    
32.     begin
    
33.         if (ren) begin
    
34.             addr_r <= addr;
    
35.         end
    
36.     end
    
37. 
    
38.     generate
    
39.       for (i = 0; i < MW; i = i+1) begin :mem
    
40.         if((8*i+8) > DW ) begin: last
    
41.           always @(posedge clk) begin
    
42.             if (wen[i]) begin
    
43.                mem_r[addr][DW-1:8*i] <= din[DW-1:8*i];
    
44.             end
    
45.           end
    
46.         end
    
47.         else begin: non_last
    
48.           always @(posedge clk) begin
    
49.             if (wen[i]) begin
    
50.                mem_r[addr][8*i+7:8*i] <= din[8*i+7:8*i];
    
51.             end
    
52.           end
    
53.         end
    
54.       end
    
55.     endgenerate
    
56. 
    
57.   wire [DW-1:0] dout_pre;
    
58.   assign dout_pre = mem_r[addr_r];
    
59. 
    
60.   generate
    
61.    if(FORCE_X2ZERO == 1) begin: force_x_to_zero
    
62.       for (i = 0; i < DW; i = i+1) begin:force_x_gen
    
63.           `ifndef SYNTHESIS//{
    
64.          assign dout[i] = (dout_pre[i] === 1'bx) ? 1'b0 : dout_pre[i];
    
65.           `else//}{
    
66.          assign dout[i] = dout_pre[i];
    
67.           `endif//}
    
68.       end
    
69.    end
    
70.    else begin:no_force_x_to_zero
    
71.      assign dout = dout_pre;
    
72.    end
    
73.   endgenerate
    
74. 
    
75. 
    
76. endmodule

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testbench文件

1. module sirv_sim_ram_tb;
   
2. reg clk=0;
   
3. reg cs=1;
   
4. reg we=1;
   
5. reg[3:0] wem=4'b1111;
   
6. reg[31:0] addr;
   
7. reg[31:0] din;
   
8. 
   
9. wire[31:0] dout;
   
10. integer i,j;
    
11. 
    
12. 
    
13. sirv_sim_ram #(
    
14.     .FORCE_X2ZERO (1),
    
15.     .DP (64),
    
16.     .AW (6),
    
17.     .MW (4),
    
18.     .DW (32)
    
19. )u_sirv_sim_ram (
    
20.     .clk   (clk),
    
21.     .din   (din),
    
22.     .addr  (addr),
    
23.     .cs    (cs),
    
24.     .we    (we),
    
25.     .wem   (wem),
    
26.     .dout  (dout)
    
27. );
    
28. always #10 clk = ~clk;
    
29. 
    
30. initial
    
31. begin
    
32. for(i=0; i<16; i=i+1)
    
33.         #20 addr=i;
    
34. #20
    
35. #20 we = 0;
    
36. addr = 0;
    
37. #20 addr = 1;
    
38. #20 addr = 2;
    
39. #20 addr = 3;
    
40. #20 addr = 4;
    
41. #20 addr = 5;
    
42. #20 addr = 6;
    
43. 
    
44. end
    
45. 
    
46. initial
    
47. begin
    
48. for(j=0; j<16; j=j+1)
    
49.         #20 din=j;
    
50. end
    
51. initial
    
52. begin
    
53.         //$dumpfile("dump.vcd");
    
54.         //$dumpvars;
    
55.         $fsdbDumpfile("dump.fsdb");
    
56.         $fsdbDumpvars("+all");
    
57. end
    
58. 
    
59. 
    
60. initial
    
61. begin
    
62.     $monitor($time,,,"%d,%d,%d,%d,%d,%d)",cs,din,addr,we,wem,dout);
    
63.    #1000 $finish;
    
64. end
    
65. endmodule

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完