俄罗斯RISC-V内核开发者周六将教小学生和学生RISC-V汇编器

塞巴斯蒂安

2021年11 月 13 日星期六，莫斯科时间 12 点开始，斯科尔科沃数字电路综合学院的下一届会议将在线举行。按照计划，应该是在具有时序逻辑的FPGA板上进行练习。但是，我们决定更改计划并将有关 RISC-V 架构的课程移到那个日期。该活动原定于 12 月 11 日举行。顺序逻辑课程将移至 11 月 20 日。为什么我们决定这样做 - 请参阅三段的解释。

RISC-V 课程将由来自 Syntacore 的俄罗斯微处理器核心设计师 Nikita Polyakov 教授。Nikita 从 MCST 转到 Syntacore，在那里他设计了 Elbrus 处理器。

该课程将包括一个讲座，同时在RARS模拟器上进行练习。RARS 在架构级别（一组对程序员可见的指令）模拟处理器，与我们在上一篇文章中讨论的 Icarus Verilog 模拟器形成对比，它在寄存器传输/微体系结构（内部结构）级别进行模拟。处理器电路）。处理器设计人员需要能够使用这两种类型的模拟器。

RARS 有三个按钮——运行、组装和执行一个步骤。在课程结束时，您将能够使用汇编语言进行编程，即使您以前从未这样做过。在这篇文章中，我们将向您展示如何安装模拟器并运行一个简单的汇编语言程序。然后在下一篇文章中，我将写下 RISC-V 架构的特别之处以及我们为什么选择它参加研讨会，而不是 ARM、x86 / 64、MIPS、AVR、SPARC、Elbrus、Z80、6502、PDP-11或者别的东西。

完