西数宣布基于RISC-V的SweRV新内核设计

草帽王子

西部数据为自家SweRV微控制器产品增加两位新成员，分别是SweRV Core EH1和SweRV Core EL2。与前代产品一样，西部数据向行业免费提供寄存器传送级(RTL)设计抽象，推出首个基于以太网协议的OmniXtend缓存一致性存储器的硬件参考设计，并将对架构的管理和支持转移给Chips Alliance。

据悉，SweRV Core EH2用于微控制器的32-bit有序内核，使用9级流水线@2路超标量设计，并支持同时多线程。EH2就是2018年EH1的性能增强版，支持SMT、使用台积电的16nm FinFET工艺打造，以实现最佳的PPA(功率、性能和面积)效率。

SweRV Core EH2仍将用到与EH1相同的领域，比如固态硬盘主控。西数自家的仿真结果，EH2内核可带来6.3 CoreMark/MHz的性能表现，比EH1的4.9 CoreMark/MHz高出不少。EH2的尺寸(基于16nm制程)仅为0.067平方毫米，比EH1的0.11平方毫米(基于28nm制程)小很多。

相比之下，SweRV Core EL2旨在小型化，以替代控制器SoC中必须尽可能小的顺序逻辑和状态机。EL2本身就是32-bit有序内核，采用1路标量和四级流水线设计。西数表示将EL2的内核面积为0.023平方毫米，可带来3.6 CoreMarks/MHz的性能。

上述三种SweRV内核都将应用于西数的各种产品中，西数还希望能造福和丰富RISC-V生态系统。西数展示自家首款基于以太网兼容结构协议的OmniXtend缓存一致性存储器的硬件参考设计，以方便芯片开发人员将之嵌入各自的设计中。

SweRVe体系结构将被用于连接至CPU的持久性内存，但也可以集成到GPU、FPGA、机器学习加速器等组件中。感兴趣的朋友可从Chips Alliance那里获得，且后者还将负责OmniXtend协议的进一步开发。

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